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    • 专利摘要:
    Dievorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellungeines Flash-Speicherbauelements. Eine Vielzahl von leitenden Schichtenund dielektrischen Schichten werden in einer einzigen Ätzvorrichtunggeätzt,wodurch ein Steuer-Gate und ein Floating-Gate gebildet werden. Ineinem Gate-Formationsprozess, in welchem eine Dicke eines Floating-Gate über 1500 Å liegt,könnenProbleme bezüglich kurzerProzesszeit und kleiner Massenproduktionsmarge in einem existierendenProzess gelöstwerden, während einvollständigesStripping eines dielektrischen Schichtzauns möglich ist.
    公开号:DE102004030172A1
    申请号:DE102004030172
    申请日:2004-06-22
    公开日:2005-06-02
    发明作者:In Know Yang
    申请人:SK Hynix Inc；
    IPC主号:H01L21-8247
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf ein Verfahren zum Herstelleneines Flash-Speicherbauelements, und insbesondere auf ein Verfahren zumHerstellen eines Flash-Speicherbauelements, in dem eine harte Maskestrukturiert wird und anschließendein Ätzprozessin einer einzigen Ätzvorrichtung ausgeführt wird,ein Steuer-Gate und ein Floating-Gate bildend.
    [0002] EinherkömmlichesVerfahren zur Herstellung eines Flash-Speicherbauelements wird nunmehr mitBezug auf das Layout der 1 beschrieben.Die 2A bis 6A zeigen Querschnitte entlang derLinie A-A' in 1, und die 2B bis 6B zeigen Querschnitteentlang der Linie B-B' inder 1.
    [0003] 1 ist ein Layout, welchesein NAND-Typ Daten-Flashspeicherbauelementdarstellt. Das NAND-Typ Daten-Flashspeicherbauelementschließt eineIsolationsschicht 20 zum Isolieren eines Halbleitersubstrats 10 ineine aktive Region und eine Feldregion an bestimmten Regionen aufeinem Halbleitersubstrat 10 ein, ein Floating-Gate FG,von dem ein Abschnitt mit der Isolationsschicht 20 überlappt,wobei das Floating-Gate FG auf der aktiven Region gebildet ist,und ein Steuer-Gate CG ein, gebildet, um das Floating-Gate FG zukreuzen.
    [0004] Die 2A bis 6A und 2B bis 6B sind Querschnitte zumErklärenvon Problemen eines Verfahrens zum Herstellen eines Flash-Speicherbauelementsim Stand der Technik. 2A bis 6A sind Querschnitte entlangder Linie A-A' inder 1 und die 2B bis 6B sind Querschnitte entlang der Linie B-B' in 1.
    [0005] Gemäß den 2A und 2B wird eine Tunneloxidschicht 103 undeine erste leitende Schicht 104 auf einem Halbleitersubstrat 106 gebildet.Ein selbstausgerichteter Isolationsprozess mit flachem Graben (imFolgenden als „SASTI" bezeichnet) wird dannimplementiert, um eine Isolationsschicht 102 zu bilden.Eine zweite leitende Schicht 105 wird auf der gesamtenStruktur gebildet. Die zweite leitende Schicht 105 wirdstrukturiert, um ein Floating-Gate-Muster mit ersten und zweitenleitenden Schichten 104 und 105 zu bilden.
    [0006] Einedielektrische Schicht 106, ein dritte leitende Schicht 107 undeine vierte leitende Schicht 108 einer ONO-Struktur werdenauf der gesamten Struktur gebildet. Nachdem eine harte maskierende Schicht 109 aufder vierten leitenden Schicht 108 gebildet wurde, wirdein eine Maske zum Bilden einer Gate-Elektrode verwendender Strukturierungsprozessausgeführt,um die harte Maskenschicht 109 zu strukturieren.
    [0007] Gemäß 3A und 3B werden die vierte leitende Schicht 108 unddie dritte leitende Schicht 107 mittels eines Ätzprozessesunter Verwendung der harten Maskenschicht 109 geätzt. Obwohldie dritte leitende Schicht 107 in der aktiven Region gestripptist, verbleibt die in der Feldregion gebildete dritte leitende Schicht 107 soweit,wie die Stufe der zweiten leitenden Schicht 105.
    [0008] Gemäß den 4A und 4B wird ein exzessiver Ätzprozessausgeführt,um die dritte leitende Schicht 107, die auf der Feldregionverbleibt, zu strippen. Zu diesem Zeitpunkt wird die in der aktivenRegion exponierte dritte leitende Schicht 107 mittels eines Überätzens geätzt, waszu einem Unterschnitt (L) führt.Mit anderen Worten bestehen Probleme darin, dass elektrische Eigenschaftendes Bauelements verschlechtert werden, da die strukturierte Seitenwandder dritten leitenden Schicht 107 in der aktiven Regionwährenddes Überätzens eingeschnitten wird.
    [0009] Gemäß 5 wird ein Ätzprozess zum Strippen (= engl.: „stripping") der dielektrischenSchicht 106 der ONO-Struktur ausgeführt. Wenn die zweite leitendeSchicht 105 in einer Dicke von über 2000 Ä gebildet wird, um das Koppelungsverhältnis sicherzu stellen, wird zu diesem Zeitpunkt etwas von der har ten Maskenschicht 108 undder Isolationsschicht 102 in dem Überätzprozess zum vollständigen Strippen derdielektrischen Schicht 106 beschädigt.
    [0010] Gemäß 6 wird die zweite leitende Schicht 105 geätzt. Indiesem Prozess wird die erste leitende Schicht 104 unterhalbder zweiten leitenden Schicht 105 ebenfalls geätzt, wodurchein Floating-Gate 110 isoliert wird. Somit wird eine Gate-Elektrodegebildet, in der die Tunnel-Oxidschicht 103, das isolierteFloating-Gate 110, die dielektrische Schicht 106 unddie Steuer-Gates 107 und 108 gestapelt sind.
    [0011] Wieoben beschrieben, weist das herkömmlicheVerfahren zur Herstellung des Flash-Speicherbauelements Problemedarin auf, dass die Massenproduktionsmarge aufgrund eines vergrößerten Prozessessehr klein ist, da der Formationsprozess des Steuer-Gates und derIsolationsprozess des Floating-Gatesin Zweifachprozessen ausgeführtwerden, und das Management des Prozesses und der Ausrüstung istaufgrund des zweifachen Ätzprozesses schwierig.
    [0012] Darüber hinauswird in einem existierenden Flash-Speicherbauelement von unterhalb 256Meine zweite leitende Schicht mit einer Dicke von etwa 500 ~ 1000 Å gebildet.Somit kann ein dielektrischer Schichtzaun separat von dem Floating-Gate-Ätzprozessimplementiert werden. Wenn die von Massenspeicherung und höherer Integrationabhängigeelektrische Zuverlässigkeitdes Flash-Speicherbauelements erhöht wird, wird die zweite leitendeSchicht in einer Dicke von über1500 Å gebildet,um so ein hohes Kopplungsverhältnissicherzustellen. Wenn der Prozess des Strippens der dielektrischenSchicht in dem zweifachen Ätzenseparat ausgeführtwerden muss, wird mehr Prozesszeit benötigt.
    [0013] Gleichzeitigist ein anderes Problem des Gate-Bildungsprozesses bei dem herkömmlichen NAND-TypFlash-Speicherbauelement die Steuerung der kritischen Dimension(CD) und eines Gate-Profils in der Gate-Leitung, und ein fehlerhaftes Managementdurch eine Vielzahl von Ausrüstungen zumAusführeneiner Vielzahl von Prozessen.
    [0014] EinProblem in der endgültigenkritischen Dimension des Gates führtzu einer Variation in der Threshold-Spannung und einem Schichtwiderstandsproblemabhängigvon einer Variation in dem Kopplungsverhältnis und der endgültigen kritischen Dimensiondes Flash-Speicherbauelements. Je größer die Anzahl der Prozessezum Bilden der Gate-Leitung ist, desto größer ist die Anzahl der Parameter,die eine Variation in der kritischen Dimension der Gate-Leitungbeeinflussen. Aufgrund dessen wird die Steuerung der kritischenDimension der Gate-Leitung unvermeidlich problematisch.
    [0015] Zusätzlich führt dasSteuerproblem des Gate-Profils wahrscheinlich zu einer Abschrägung desGate-Profils oder einer Beschädigungdes Seitenprofils abhängigvon der Implementation des dreimaligen trockenen Ätzens. Ineinem Zustand, in dem die Seite der zweiten und dritten leitendenSchichten exponiert ist, wenn das Steuer-Gate einem trockenen Ätzen ausgesetztwird, ist die dielektrische Schicht dem Trockenätzen ausgesetzt und eine darunterliegende leitende Schicht ist dem Trockenätzen ausgesetzt. Es ist daherschwierig, das Gate-Profil zu steuern.
    [0016] Darüber hinausist beim Sicherstellen einer Massenproduktionsmarge des Flash-Speicherbauelementsund einer Verbesserung der Leistung des Bauelements eine Reduzierungder Leistung aufgrund von Defekten ein wichtiges Problem, welches inallen Speicher und Nicht-Speicherprodukten behandelt werden sollte.Dies kann grundsätzlichverbessert werden, indem der Prozess und die Ausrüstung verwaltetwerden oder indem die Ätzbedingung verbessertwird. Es ist jedoch bevorzugt, dass die Anzahl von Prozessen verringertwird, so dass der Effekt des Exponierens reduziert wird. Dies istdas wichtigste Problem im Prozess Set-up.
    [0017] Dievorliegende Erfindung ist gerichtet auf ein Verfahren zur Herstellungeines Flash-Speicherbauelements, welches Probleme mit kleiner Prozessmargeund kleiner Massenproduktionsmarge in dem existierenden Prozesslösen kann,währendein dielektrischer Schichtzaun vollständig gestrippt wird, in einem Gate-Formationsprozess,in welchem eine Dicke einer als ein Floating-Gate verwendeten zweiten leitendenSchicht über1500 Å liegt.
    [0018] Einweiteres Ziel der vorliegenden Erfindung ist es, ein Verfahren zurHerstellung eines Flash-Speicherbauelements zur Verfügung zustellen, in dem ein Ätzprozesszum Bilden eines Steuer-Gates und eines Floating-Gates in einereinzigen Ätzvorrichtungausgeführtwird, wodurch der Prozess vereinfacht wird, während eine Beschädigung eines Halbleitersubstratsverhindert wird.
    [0019] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung wird zur Verfügung gestellt ein Verfahrenzur Herstellung eines Flash-Speicherbauelements,mit: einem ersten Schritt des Bildens einer Tunneloxidschicht undeiner ersten leitenden Schicht auf einem Halbleitersubstrat undanschließendemAusführeneines STI-Prozesses, um eine Isolationsschicht zu bilden, die eineerste Region und eine zweite Region definiert; einem zweiten Schrittdes Bildens einer zweiten leitenden Schicht auf der gesamten Strukturund des anschließendenStrukturierens der zweiten leitenden Schicht und der ersten leitendenSchicht, um ein Floating-Gate-Muster zu bilden; einem dritten Schrittdes Bildens einer dielektrischen Schicht, einer dritten leitendenSchicht, einer vierten leitenden Schicht und einer harten Maskenschichtauf der gesamten Struktur und des anschließenden Strukturierens einerharten Maskenschicht; und einem vierten Schritt des Ätzens vonder vierten leitenden Schicht zu der ersten leitenden Schicht ineiner einzigen Ätzvorrichtungunter Verwendung der harten Maskenschicht als eine Maske, wodurchein Steuer-Gate und ein Floating-Gate gebildet werden.
    [0020] Darüber hinausumfasst der vierte Schritt die Schritte des Überätzens der vierten leitenden Schicht;des Ätzensder dritten leitenden Schicht, um die dielektrische Schicht aufersten Region zu exponieren, und des Implementierens des Überätzens für eine Dickeder dritten leitenden Schicht, um die dielektrische Schicht aufder zweiten Region zu exponieren; des Ätzens der dielektrischen Schicht,um etwas von der zweiten leitenden Schicht auf der ersten Regionzu exponieren, und des Ätzenseines Teils der dritten leitenden Schicht und der zweiten leitenden Schicht,währendetwas von der dielektrischen Schicht auf der zweiten Region gestripptwird; und des Strippens der dritten leitenden Schicht, die auf derzweiten Region verbleibt; des Ätzensder zweiten leitenden Schicht auf der ersten Region und zur gleichenZeit des Strippens der dielektrischen Schicht und der zweiten leitendenSchicht, die auf der zweiten Region verbleiben; und des Strippensder ersten leitenden Schicht.
    [0021] 1 istein Layout, welches ein Flash-Speicherbauelement darstellt;
    [0022] 2A bis 6A sindQuerschnitte entlang der Linie A-A' in 1 und 2B bis 6B sindQuerschnitte entlang der Linie B-B' in 1 zum Erklären einesVerfahrens zur Herstellung eines Flash-Speicherbauelements im Standder Technik; und
    [0023] 7A bis 13A sind Querschnitte entlang der Linie A-A' und 7B bis 13B sind Querschnitte entlang der Linie B-B' in 1 zumErkläreneines Verfahrens zur Herstellung eines Flash-Speicherbauelementsgemäß der vorliegendenErfindung.
    [0024] Eswerden nun bevorzugte Ausführungsformengemäß der vorliegendenErfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
    [0025] 1 istein Layout, welches ein NAND-Typ Daten-Flash-Speicherbauelement darstellt. Das NAND-TypDaten-Flash-Speicherbauelement schließt eine Isolationsschicht 200 zumIsolieren eines Halbleitersubstrats 100 in eine aktiveRegion und eine Feldregion an bestimmten Regionen auf dem Halbleitersubstrat 100 ein,ein Floating-Gate FG, von dem ein Abschnitt mit der Isolationsschicht 200 überlappt,wobei das Floating-Gate FG auf der aktiven Region gebildet ist,und ein Kontroll-Gate CG, welches gebildet ist, um sich mit demFloating-Gate FG zu kreuzen.
    [0026] 7A bis 13A und 7B bis 13B sind Querschnitte zum Erklären eines Verfahrens zur Herstellungeines Flash-Speicherbauelements gemäß der vorliegenden Erfindung. 7A bis 13A sind Querschnitte entlang der Linie A-A' in 1,und 7B bis 13B sindQuerschnitte entlang der Linie B-B' in 1. Im Obigenzeigen die 7A und 7B einenProzess zum Strukturieren einer harten Maskenschicht, und 8A bis 13A und 8B bis 13B zeigen Prozesse zum Bilden einer gestapeltenGate-Elektrode durch einen einzelnen Ätz-Prozess mit der gleichenAusrüstung. 8A bis 13A und 8B bis 13B sind zur leichteren Erklärung separat dargestellt, sindjedoch aufeinander folgende Prozesse, die in einer einzigen Ätzvorrichtungausgeführtwerden.
    [0027] Gemäß den 7A und 7B werden eineTunneloxidschicht 203 und eine erste leitende Schicht 204 aufeinem Halbleitersubstrat 201 gebildet. Es wird dann einSASTI implementiert, um eine Isolationsschicht 202 zu bilden,die eine aktive Region und eine Feldregion definiert. Nachdem einezweite leitende Schicht 205 auf der gesamten Struktur gebildetwurde, wird die zweite leitende Schicht 205 strukturiert,um ein Floating-Gate-Muster 210 mit der ersten und zweitenleitenden Schicht 204 und 205 zu bilden. Einedielektrische Schicht 206, eine dritte leitende Schicht 207 undeine vierte leitende Schicht 208 einer ONO-Struktur werden aufder gesamten Struktur gebildet. Nachdem eine harte Maskenschicht 209 aufder vierten leitenden Schicht 208 gebildet wurde, wirddie harte Maskenschicht 209 durch einen Strukturierungsprozessunter Verwendung einer Maske zum Bilden einer Gate-Elektrode strukturiert.Mittels dieses Prozesses verbleibt die harte Maskenschicht 209 aufder Linie A-A' gemäß 7A,die harte Maskenschicht 209 wird jedoch vollständig gestripptauf der Linie B-B' gemäß 7B.
    [0028] ImObigen weist die harte Maskenschicht 209 eine Strukturauf, in welcher eine Isolationsschicht und eine antireflektierendeSchicht gestapelt sind. Beispielsweise kann die gestapelte Struktur einegestapelte Struktur einer Antireflektionsschicht, einer PE-TEOS-Schichtund einer Antireflektionsschicht sein, eine gestapelte Struktureiner Antireflektionsschicht, einer plasmaverstärkten Nitridschicht und einerAntireflektionsschicht sein, eine gestapelte Struktur einer PE-TEOS-Schichtund einer Antireflektionsschicht, und eine gestapelte Struktur einerNitridschicht und einer Antireflektionsschicht sein. Darüber hinauswird der Ätzprozessder harten Maskenschicht 209 in der Ätzvorrichtung eines MERIE-Typs ausgeführt. Umdie endgültigekritische Dimension zu verbessern, kann ein Prozess-Kit verändert werden oderes kann die Ätzbedingungverbessert werden. Zu diesem Zeitpunkt kann in dem Prozess-Kit ein zentralesInjektionsloch geschlossen werden oder es können 2 bis 5 Injektionslöcher verwendetwerden. Auch schließtein Siliziumeinsatzring einen oberen Silizium-integrierten Typ inQuartz ein.
    [0029] Darüber hinausschließtdas Verfahren zum Verbessern der Ätzbedingung die Verwendungeines CF4/CHF3/O2 Mischgases oder eines CF4/CHF3 Mischgases unter einem hohen Druck von80 ~ 150 mT ein, um so eine Erosion einer in dem Ätzprozess derharten Maskenschicht 209 verwendeten Photolackschicht zuverhindern. Zu diesem Zeitpunkt kann im Falle von CF4 undCHF3, CF4 mit 600 ~ 90sccm und CHF3 mit 20 ~ 50sccm eingeführt werden, so dass sie ineinem Verhältnisvon 1.5:1 bis 3:1 gemischt sind, oder es kann CF4 mit20 ~ 50sccm und CHF3 mit 60 ~ 90sccm eingeführt werden,so dass sie im Verhältnisvon 1:1.5 bis 1:3 gemischt sind. Um eine Beschädigung des oberen Teils dervierten leitenden Schicht 208 zu verhindern und den Schichtwiderstandder Gate-Leitungzu verbessern, kann gleichzeitig ein Aushärtungsprozess unter Stickstoffatmosphäre ausgeführt werden,nachdem eine Antireflektionsschicht gebildet wurde. Der Aushärtungsprozesskann ausgeführtwerden, nachdem eine untere Antireflektionsschicht, eine Isolationsschichtund eine obere Antireflektionsschicht sequenziell gebildet wurden.
    [0030] Gemäß den 8A und 8B wirddie vierte leitenden Schicht 208 unter Verwendung der strukturiertenharten Maske 209 als eine Maske in der Ätzvorrichtung vom RIE-Typ odervom MERIE-Typ geätzt.Zu diesem Zeitpunkt wird die vierte leitende Schicht 208 unterVerwendung eines Mischgases von Cl2/CF4/N2 oder Cl2/SF6/N2 beieinem Druck von 4 ~ 10mT geätzt.In diesem Fall kann Cl2 mit 100 ~ 140sccmund CF4 mit 10 ~ 20sccm eingeführt werden,so dass diese in einem Verhältnisvon 6:1 bis 8:1 gemischt sind. Darüber hinaus kann Cl2 mit100 ~ 140sccm und SF6 mit 5 ~ 10sccm eingeführt werden,so dass diese im Verhältnisvon 14:1 bis 16:1 gemischt sind. In beiden Fällen wird N2 mit etwa5 ~ 20sccm eingeführt.Gleichzeitig wird der Ätzprozessder vierten leitenden Schicht 208 zu einem Zeitpunkt durchgeführt, beidem die vierte leitende Schicht 208 vollständig alsEOP (Ende des Punkts = englisch: End of Point) gestrippt wurde.Die vierte leitende Schicht 208, die lokal verbleibt, wirdvollständig durchAusführeneines Überätzens von20 ~ 50% der EOP-Zeit gestrippt. Demnach wird die vierte leitendeSchicht 208 auf der Linie A-A' durch die strukturierte harte maskierendeSchicht 209 gemäß 8A strukturiert,jedoch wird die vierte leitende Schicht 208 auf der LinieB-B' gemäß 8B vollständig gestrippt.
    [0031] Gemäß den 9A und 9B wirddie dritte leitende Schicht 207 geätzt. In diesem Fall wird der Ätzprozessangehalten, wenn die dielektrische Schicht 206 exponiertwird, ohne dass die dritte leitende Schicht 207 vollständig gestripptwurde, und es wird nur füreine Dicke der dritten leitenden Schicht 207 ein Überätzen vonetwa 20 ~ 30% ausgeführt,so dass die dritte leitende Schicht 207 verbleibt. Der Ätzprozesswird zu diesem Zeitpunkt unter Verwendung eines Gases ausgeführt, inwelchem HBr und O2 im Verhältnis von35:1 bis 40:1 bei einem Druck von 30 ~ 70mT gemischt sind. In diesemFall wird HBr mit etwa 100 200sccm und O2 mitetwa 1 ~ 5sccm eingeführt.Demnach wird die dritte leitende Schicht 207 strukturiertund es wird die dielektrische Schicht 206 auf der LinieA-A' exponiert,wie in 9A dargestellt, jedoch wirddie dritte leitende Schicht 207 mit etwa 20 ~ 30% auf derLinie B-B' gemäß 9B überätzt, während diezweite leitende Schicht 205 und die darauf liegende dielektrischeSchicht 206 in einer vorstehenden Form verbleiben. Wenndie dritte leitende Schicht 207 durch diesen Prozess strukturiert wird,ist es möglich,eine Erzeugung eines Profilunterschnitts zu verhindern, der verursachtwerden kann durch unbegründetes Überätzen, umdie dritte leitende Schicht 207, die zwischen der Floating-Gate-Strukturund der Floating-Gate-Struktur verbleibt, vollständig zu strippen.
    [0032] Gemäß den 10A und 10B wirddie dielektrische Schicht 206 unter einer Bedingung geätzt, dassdas selektive Verhältnisder Ätzrateeiner Oxidschicht und einer Polysiliziumschicht 1:1 bis 1.5:1 beträgt. In diesemFall wird der Ätzprozess durchEinführenvon CF4 bei etwa 50 ~ 150sccm bei einemDruck von 3 ~ 6mT und dem Anlegen der Grundenergie von 50 ~ 150Wund der Source-Energievon 300 ~ 400W ausgeführt.Somit wird ein Teil der zweiten leitenden Schicht 205 geätzt, wenndie dielektrische Schicht 206 auf der Linie A-A' gestrippt wird,wie in 10A dargestellt ist. Abschnitteder dritten leitenden Schicht 207 und der zweiten leitendenSchicht 205 werden geätzt,wenn etwas der exponierten dielektrischen Schicht 206 aufder in 10B dargestellten Linie B-B' geätzt wird.Mit anderen Worten wird, nachdem die auf der zweiten leitenden Schicht 205 verbleibendedielektrische Schicht 206 gestrippt wurde, der Ätzprozessauf der Linie B-B' ausgeführt, sodass die dritte leitende Schicht 207 und die zweite leitendeSchicht 205 in einer Dicke von etwa 500 ~ 1200 Å verbleiben.Im Stand der Technik wird die auf der Seitenwand des Floating-Gateexistierende dielektrische Schicht durch Sicherstellung von isotropen Ätzeigenschaften gestrippt.In diesem Falle treten zwei Probleme auf. Als erstes wird die hartemaskierende Schicht verloren, wenn das Ätzziel angehoben wird, um sodie dielektrische Schicht zu strippen, soweit sie entsprechend derDicke der zweiten leitenden Schicht existiert. Es ist daher notwendig,die Dicke der harten maskierenden Schicht soweit zu erhöhen, soweitdie Dicke verloren geht. Dies führtzu einem Problem darin, dass die Fotolackschichtmarge reduziertist, wenn die harte maskierte Schicht strukturiert wird. Darüber hinausbesteht ein weiteres Problem darin, dass die Tunneloxidschicht beschädigt wird,da der Schaden der Feldoxidschicht schwerwiegend wird. In der vorliegendenErfindung kann jedoch die zwischen der dielektrischen Schicht, derFloating-Gate-Struktur und der Floating-Gate-Struktur liegende dritte leitendeSchicht leicht gestrippt werden, da die Bedingung verwendet wird,dass die Ätzselektivrateder Oxidschicht und der Polysiliziumschicht 1:1 bis 1.5:1 beträgt, wenndie dielektrische Schicht geätztwird. Eine Beschädigungder harten maskierenden Schicht und eine Beschädigung der Feldoxidschichtabhängigvon einer Erhöhungdes Ätzzieles kannsomit minimiert werden.
    [0033] MitBezugnahme auf die 11A und 11B wirddie verbleibende dritte leitende Schicht 207 gestripptdurch Ausführeneines Ätzprozesses unterder Bedingung, dass die Oxidschichtselektivrate über 100:1 liegt, so dass eineBeschädigungder harten maskierenden Schicht 209 und der Isolationsschicht 202 minimiertwird. In diesem Fall schließtder Ätzprozessdas Einführenvon HBr mit 100 ~ 200sccm, von O2 mit 1~ 5sccm und He mit 50 ~ 100sccm ein, so dass HBr/O2/Heim Verhältnisvon 70:1:30 bis 80:1:40 bei einem Druck von 20 ~ 50mT gemischt werden,und wobei die Grundenergie von 100 ~ 200W angelegt wird. Während diedritte leitende Schicht 207 vollständig entlang der Linie B-B' gestrippt wird,werden dadurch gemäß 11B Abschnitte der dielektrischen Schicht 206 undder zweiten leitenden Schicht 205 geätzt, und es wird ein Abschnittder Isolationsschicht 202 unterschnitten. Wie in der 11A dargestellt ist, wird ein Abschnitt der zweitenleitenden Schicht 205 entlang der Linie A-A' geätzt.
    [0034] Gemäß den 12A und 12B werden diezweite leitende Schicht 205 und die dielektrische Schicht 206 unterder Bedingung gestrippt, dass das Selektivverhältnis der Ätzrate der Oxidschicht und derPolysiliziumschicht 1:1 bis 1.5:1 beträgt. Zu diesem Zeitpunkt verbleibteine Dicke der zweiten leitenden Schicht 205 bei etwa 100~ 300 Å.Der Grund dafürist, einen Ätzschadendes Halbleitersubstrats 201 aufgrund eines niedrigen Ätzselektivverhältnisses derdielektrischen Schicht 206 zu verhindern. In diesem Fallschließtder Ätzprozessdas Einführenvon CF4 mit 10 ~ 200sccm bei einem Druckvon 4 ~ 10mT und das Anlegen der Grundenergie von 50 ~ 200W undder Source-Energie von 300 ~ 700W ein.
    [0035] Gleichzeitigkann eine natürlichvorkommende Oxidschicht zwischen der ersten leitenden Schicht 204 undder zweiten leitenden Schicht 205 existieren. Wenn einProzess nicht verwendet wird, bei dem das Selektivverhältnis derOxidschicht und der Polysiliziumschicht 1:1 bis 1.5:1 beträgt, dannwird das Ätzen ander Grenzflächezwischen der zweiten leitenden Schicht 205 und der erstenleitenden Schicht 204 angehalten. Im Ergebnis tritt dasProblem auf, dass das Gate-Bodenprofil einen Schwanz aufweist. Demnach wirddie zweite leitende Schicht 205 entlang der Linie A-A' vollständig gestrippt,wie in der 12A dargestellt ist, so dassdie erste leitende Schicht 204 exponiert ist. Wie in der 12B dargestellt ist, werden die dielektrischeSchicht 206 und die zweite leitende Schicht 205 entlangder Linie B-B' gestrippt,so dass die darunter liegende Struktur, d.h. die Isolationsschicht 202 unddie erste leitende Schicht 204 exponiert werden.
    [0036] Gemäß den 13A und 13B wirdein Stripping der verbleibenden zweiten leitenden Schicht 205 undder ersten leitenden Schicht 204 vorgenommen. Dieser Prozesswird unter der Bedingung implementiert, dass das Ätzselektivverhältnis derleitenden Schicht und der Oxidschicht 10:1 bis 20:1. Dieser Prozessschließtdie Einführungvon HBr mit 150 ~ 200sccm und He mit 50 ~ 150sccm und das Anlegender Grundenergie von 150 ~ 300W und der Source-energie von 300 ~ 600W ein. Zu diesemZeitpunkt ist es bevorzugt, dass das Ätzziel etwa 30 ~ 50% der effektivenDicke der Isolationsschicht 202 überätzt wird, die effektive Dickedes Halbleitersubstrats 201 und der Isolationsschicht 202 berücksichtigend.Darüberhinaus wird, im Unterschied zu einer herkömmlichen Ätzbedingung, das Selektivverhältnis derSubstrattunneloxidschicht und der ersten leitenden Schicht 204 undder Isolationsschicht 202, die in dem Isolationsprozessverwendet werden, so verwendet, dass abhängig von dem Schritt aufgrunddes Zauns der dielektrischen Schicht 205 ein Strippingeines Balkens einer leitenden Schicht vorgenommen wird.
    [0037] Gleichzeitigwird in den mit Bezug auf die 7 bis 13 beschriebenen Prozessen das in jedem Prozessverwendete Ätzgasaus jeder Ätzvorrichtung abgegast,bevor ein nächsterProzess ausgeführt wird.Nachdem ein Ätzgaszum Implementieren eines entsprechenden Prozesses eingeführt wird,wird ein Ätzprozessimplementiert. Ein Druck oder eine Voreinstellung wird auch alseine Bedingung gesteuert, die in einem entsprechenden Prozess verwendet wird.
    [0038] Gemäß der obenbeschriebenen vorliegenden Erfindung wird durch Bilden eines Steuer-Gates undeines Floating-Gates zur selben Zeit durch einen einzigen Trocknungs-und Ätzprozesseine Prozesszeit reduziert. Da ein nachträglicher Reinigungsprozess durcheinen einheitlichen Ätzprozessnicht ausgeführtwird, kann somit der Prozess signifikant verbessert werden. Darüber hinausist es möglich,ein durch eine durch Ätzkammerpartikelverursachte Gate-Brückeverursachtes Fehlverhalten weiter stabil zu verbessern, durch Prozess-Management mittels eineseinzigen Trockenätzprozesses.Aufgrund des reduzierten Prozesses können die Kosten reduziert werden,und es könnenbei der Ausbeute des Bauelements stabile Bedingungen sichergestelltwerden. ZusätzlichkönnenProbleme aufgrund einer Beschädigungeiner harten Maske und einer dielektrischen Schicht und aufgrundeiner Beschädigungeines Gate-Profils aufgrund des nachträglichen Reinigungsprozesses,wenn das Gate-Profil durch dreifaches Trockenätzen gebildet wird, fundamentalverbessert werden. Es ist daher möglich, eine Gate-Ätzprozessmargezu verbessern, und eine dielektrische Zwischenschicht-Gate-CD-Effizienzzu maximieren. Demnach wird ein Gate-Leitungsschichtwiderstand verbessertund eine Gate-Brückeverbessert.
    [0039] Obwohldie vorstehende Beschreibung mit Bezug auf die bevorzugten Ausführungsformenvorgenommen wurde, ist klar, dass Veränderungen und Modifikationender vorliegenden Erfindung durch den Durchschnittsfachmann vorgenommenwerden können,ohne dass der Geist und der Schutzbereich der vorliegenden Erfindungund der anhängendenAnsprücheverlassen wird.
    权利要求:
    Claims (18)
    [1] Verfahren zur Herstellung eines Flash-Speicherbauelements,mit: einem ersten Schritt des Bilden einer Tunneloxidschichtund einer ersten leitenden Schicht auf einem Halbleitersubstratund des anschließendenAusführenseines Isolationsprozesses mit flachem Graben, um eine Isolationsschichtzu bilden, die eine erste Region und eine zweite Region definiert; einemzweiten Schritt des Bildens einer zweiten leitenden Schicht aufder gesamten Struktur und des anschließenden Strukturierens der zweitenleitenden Schicht und der ersten leitenden Schicht, um eine Floating-Gate-Strukturzu bilden; einem dritten Schritt des Bildens einer dielektrischen Schicht,einer dritten leitenden Schicht, einer vierten leitenden Schichtund einer harten maskierenden Schicht auf der gesamten Strukturund des anschließendenStrukturierens einer harten maskierenden Schicht; und einemvierten Schritt des Ätzensvon der vierten leitenden Schicht zu der ersten leitenden Schichtin einer einzelnen Ätzvorrichtungunter Verwendung der harten maskierenden Schicht als eine Maske,wobei ein Steuer-Gate und ein Floating-Gate gebildet werden.
    [2] Verfahren nach Anspruch 1, wobei die harte maskierendeSchicht eine Stapelstruktur einer isolierenden Schicht und einerAntireflektionsschicht aufweist.
    [3] Verfahren nach Anspruch 2, wobei die harte maskierendeSchicht eine Stapelstruktur einer Antireflektionsschicht, einerPE-TEOS-Schicht und einer Antireflektionsschicht, eine Stapelstruktureiner Antireflektionsschicht, einer Plasmaverstärkten Nitridschicht und einerAntireflektionsschicht, eine Stapelstruktur einer PE-TEOS-Schichtund einer antireflektierenden Schicht, oder eine Stapelstruktureiner Nitridschicht und einer antireflektierenden Schicht aufweist.
    [4] Verfahren nach Anspruch 1, wobei die harte maskierendeSchicht strukturiert wird mittels eines Ätzprozesses und Verwendungeines Mischgases aus CF4/CH3/O2 oder CF4/CHF3 bei einem Druck von 80 bis 150mT.
    [5] Verfahren nach Anspruch 4, wobei im Falle von CF4 und CHF3, CF4 mit 60 bis 90sccm und CHF3 mit20 bis 50sccm eingeführtwerden, so dass CF4 und CHF3 indem Verhältnisvon 1.5:1 bis 1:3 gemischt werden.
    [6] Verfahren nach Anspruch 4, wobei im Falle von CF4 und CHF3, CF4 mit 20 bis 50sccm und CHF3 mit60 bis 90sccm eingeführtwerden, so dass CF4 und CHF3 indem Verhältnisvon 1:1.5 bis 1:3 gemischt werden.
    [7] Verfahren nach Anspruch 3, weiterhin den Schrittdes Ausführenseines Aushärtungsprozesses unterStickstoffatmosphärenach dem Bilden der Antireflektionsschicht aufweisend.
    [8] Verfahren nach Anspruch 1, wobei der vierte Schrittdie Schritte aufweist: (a) Überätzen dervierten leitenden Schicht; (b) Ätzen der dritten leitendenSchicht, um die dielektrische Schicht auf der ersten Region zu exponieren, undAusführeneines Überätzens für eine Dickeder dritten leitenden Schicht, um die dielektrische Schicht aufder zweiten Region zu exponieren; (c) Ätzen der dielektrischen Schicht,um einen Abschnitt der zweiten leitenden Schicht auf der ersten Regionzu exponieren, und Ätzenvon Abschnitten der dritten leitenden Schicht und der zweiten leitendenSchicht, währendein Abschnitt der dielektrischen Schicht auf der zweiten Regioneinem Stripping unterworfen wird; (d) Stripping der drittenleitenden Schicht, die auf der zweiten Region verbleibt; (e) Ätzen derzweiten leitenden Schicht auf der ersten Region und zur gleichenZeit Stripping der dielektrischen Schicht und der zweiten leitendenSchicht, die auf der zweiten Region verbleibt; und (f) Strippingder ersten leitenden Schicht.
    [9] Verfahren nach Anspruch 8, wobei der Schritt (a)unter Verwendung eines Mischgases von Cl2/CF4/N2 oder Cl2/SF6/N2 beieinem Druck von 4 bis 10mT implementiert wird.
    [10] Verfahren nach Anspruch 9, wobei Cl2 mit 100bis 140sccm und CF4 mit 10 bis 20sccm eingeführt werden,so dass Cl2 und CF4 imVerhältnisvon 6:1 bis 8:1 gemischt werden, und wobei N2 mit5 bis 20sccm eingeführtwird.
    [11] Verfahren nach Anspruch 9, wobei Cl2 mit100 bis 140sccm und SF6 mit 5 bis 10sccmeingeführt werden,so dass Cl2 und SF6 imVerhältnisvon 14:1 bis 16:1 gemischt werden und wobei N2 mit5 bis 20sccm eingeführtwird.
    [12] Verfahren nach Anspruch 8, wobei der Schritt (b)implementiert wird unter Verwendung eines Mischgases aus HBr undO2 bei einem Druck von 30 bis 70mT.
    [13] Verfahren nach Anspruch 12, wobei HBr mit 100 bis200sccm und O2 mit 1 bis 5sccm eingeführt werden,so dass HBr und O2 gemischt werden im Verhältnis von35:1 bis 40:1.
    [14] Verfahren nach Anspruch 8, wobei der Schritt (c)implementiert wird durch Einführenvon CF4 mit 50 bis 150sccm bei einem Druckvon 3 bis 6mT und durch Anlegen der Grundenergie von 50 bis 150W undder Source-Energie von 300 bis 400W.
    [15] Verfahren nach Anspruch 8, wobei der Schritt (d)implementiert wird durch Verwendung eines Mischgases aus HBr/O2/He bei einem Druck von 20 bis 50mT unddurch Anlegen der Grundenergie von 100 bis 200W.
    [16] Verfahren nach Anspruch 15, wobei HBr mit 100 bis200sccm, O2 mit 1 bis 5 sccm und He mit50 bis 100sccm eingeführtwerden, so dass HBr/O2/He im Verhältnis von70:1:30 bis 80:1:40 gemischt werden.
    [17] Verfahren nach Anspruch 8, wobei der Schritt (c)implementiert wird durch Einführenvon CF4 mit 10 bis 200 sccm bei einem Druckvon 4 bis 10mT und durch Anlegen der Grundenergie von 50 bis 200W undder Source-Energie von 300 bis 700W.
    [18] Verfahren nach Anspruch 8, wobei der Schritt (f)implementiert wird durch Einführenvon HBr mit 150 bis 200sccm und He mit 50 bis 150sccm und durchAnlegen der Grundenergie von 150 bis 300W und der Source-Energievon 300 bis 600W.
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    引用文献:
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